前言

在高速電路系統的PCB上，噪聲是一個很常見的問題。噪聲產生的原因一般是由高頻信號輻射干擾，高速變化的數字信號導致振鈴、反射、串擾和EMI等問題造成。合理的設計PCB上的電源層疊、走線等策略，可以有效地降低電源或信號線上的噪聲。實際上，PCB就是系統設計的載體，在理想的系統設計中，系統工程師很少考慮到電源的回路並非理想狀態下的零阻抗。這也許可以解釋為什麼很多PCB被設計出來后，電源、地和各信號並沒有在理想的數值上運作的原因。

電源系統的阻抗

理想電源的阻抗為0，0阻抗保證了源端電壓與負載端電壓一致，因為負載端的阻抗相對於源端的0阻抗為無窮大，所有的噪聲都將被這個理想的電源所吸收，但是，實際電源並不是0阻抗的，圖1（a）為一理想電源，（b）以電阻、電感、電容的形式表示一個實際電源的阻抗。

 

 

 

 

 

對於我們常用的電源地平面系統來說，電源地平面間的阻抗可以用下式計算（遠低於其諧振頻率情況下）︰

其中D為兩平面間距，W為兩平面的公共面積。

我們無一例外地使用電源地平面作為高速電路板的電源分發系統，因為平面層具有比匯流排式的電源更低的阻抗，是不是任何情況都是這樣呢？不是，高速電路的電源地平面構成了一個諧振腔，在其諧振頻率上將表現出很高的阻抗，如果信號工作頻率或者其高次諧波正好在這個諧振頻率上，那么整個系統就是一個巨大的干擾輻射源。

我們常用的單板其第一個諧振頻率點約在200M─400M，一個6cmX6cm的單板其第一個諧振頻率點約在800M左右。板子越小，越可能有高的諧振頻率點。